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【2h】

A 80Ms/sec 10bit PIPELINED ADC Using 1.5Bit Stages And Built-in Digital Error Correction Logic

机译：采用1.5Bit级和内置数字纠错逻辑的80ms / sec 10bit pIpELINED aDC

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作者
P.Prasad Rao; Prof.K.Lal Kishore;
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年度 2011
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1. A 80Ms/sec 10bit PIPELINED ADC Using 1.5Bit Stages And Built-in Digital Error Correction Logic [J] . P.Prasad Rao, K.Lal Kishore International Journal of VLSI Design & Communication Systems . 2011,第3期

机译：具有1.5Bit级和内置数字纠错逻辑的80Ms / sec 10bit PIPELINED ADC
2. Digital calibration of inter-stage nonlinear errors in pipelined SAR ADCs [J] . Zhou Yuan, Chiu Yun Analog Integrated Circuits and Signal Processing . 2015,第3期

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3. A Domain Extension Algorithm for Digital Error Correction of Pipeline ADCs [J] . Ting Li, Chao You Circuits and Systems . 2014,第2期

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4. Design of a novel error detection and correction scheme for pipeline and other multi-stage ADCs with a mono comparator per stage pipeline like architecture [C] . Aritra Sinha, Rijhi Dey, Sunit Kumar Sen International Conference on Control, Instrumentation, Energy Communication . 2016

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5. An 8b 80MS/s pipelined ADC with background calibration [D] . Ming, Jun 2000

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6. Retrospective Correction of ADC for Gradient Nonlinearity Errors in Multicenter Breast DWI Trials: ACRIN6698 Multiplatform Feasibility Study [O] . Dariya I. Malyarenko, David C. Newitt, Ghoncheh Amouzandeh, 2020

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7. DESIGN OF HIGH SPEED,6-BIT PIPELINE ADC WITH BUILT-IN DIGITAL ERROR CORRECTION UNIT USING SUBMICRON CMOS TECHNOLOGY. [O] . Manjuvani. K.M, Manasak chigateri, Manjunath KM, 2016

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